AMD에서 65나노미터 제조공정에 적용 가능한 새 반도체 제조 기술을 발표했다. 전력 효율과 성능을 개선한 이번 기술은 IBM과 함께 연구했다.

AMD과 IBM는 8일 워싱턴에서 진행된 국제 전자 기기 회의(International Electron Devices Meeting)에서 65 나노미터(nm) 제조공정에 적용이 가능한 향상된 반도체 제조 기술의 상세한 사항을 공개했다.

두 회사가 새롭게 공개한 기술은 임베디드 실리콘 게르마늄(embedded Silicon Germanium)을 SOI(Silicon-On-Insulator) 웨이퍼 상에서 DSL (Dual Stress Liner) 및 SM (Stress Memorization) 등 스트레스 기술과 결합하는데 성공한 새로운 방식이다.

AMD 관계자에 따르면, 이번에 공개한 신기술은 스트레스 기술을 사용하지 않는 유사한 칩 생산 방식과 비교하여 트랜지스터의 성능을 40% 향상시켰다. 또한 전력 소모량 및 발열 부분에서도 대폭적인 개선이 이루어졌다.

뿐만 아니라 이번 기술은 65나노미터 공정에서 제품 생산 시에 적용이 가능하도록 개발되어 앞으로 출시될 차세대 프로세서로의 확장 적용이 가능할 전망이다.

AMD 로직 기술 개발 부문 부사장인 닉 케플러(Nick Kepler)는 “양사의 공동 연구 개발로 개발중인 첨단 제조 기술은 업계에 지속적으로 최저전력에 최고 성능을 갖춘 프로세서를 공급할 수 있게 해준다”며, “양사는 다시 한번 전문인력 및 기술의 공유를 통해 개발상의 장애를 극복해내고 고객에게 보다 가치 있는 혁신을 제공할 수 있는 성과를 이룩하게 됐다”고 말했다.

IBM 반도체 연구 개발 센터의 기술 개발 부사장인 게리 패튼(Gary Patton)은 “IBM은 AMD과의 중요하고 긴밀한 공동 연구 개발을 통해 업계가 직면하고 있는 전력 및 열 문제를 원자 수준으로 극복하게 됐다” 라며, “IBM, AMD 및 양사 파트너사로부터 나온 선도적인 기술력이 65nm 제조공정에서 성공적으로 통합됨으로써 양사 협업을 통한 혁신적인 기술의 강점을 다시 한번 입증하게 됐다.”라고 말했다.

한편, AMD와 IBM 양사간 3세대 스트레인 기술 혁신에 대한 보다 자세한 사항은 워싱턴에서 12월 5일부터 7일간 펼쳐지는 2005 IEEE 국제 전자 기기 회의에서 발표될 예정이다. 이 기술은 독일 드레스덴 소재 AMD 제조 공장 및 뉴욕 소재 이스트 피쉬킬에 위치한 IBM 반도체 연구 개발 센터에서 이뤄지고 있는 AMD 및 IBM 양사간의 공동 개발 제휴의 일부로 개발된 것이다.